JPEG圧縮IPコア(verilog)
JPEG圧縮IPコア(verilog)
Verilog-HDL JPEG圧縮IPコア 圧縮方式 JPEG Base Line方式 入力フォーマット：RGB 8:8:8 出力フォーマット：YUV 4:2:0 4:2:2 4:4:4 ハフマン符号:標準設定（Annex K)を使用 レジスタに設定も可 量子化テーブル：標準設定（Annex K)を使用 レジスタに設定も可
- 企業：株式会社メティエ
- 価格：応相談
圧縮IPコア - 企業2社の製品一覧
製品一覧
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FPGA用高速可逆データ圧縮IPコア『CVC Codec』
システム研究・開発の効率化に！測定データを効率的に圧縮し自動運転の技術開発に貢献
『CVC Codec』は、画像データ・波形データなどの自然情報に特化した 当社オリジナルの可逆データ圧縮アルゴリズムCVC 方式をFPGA で実現した IP ライブラリです。 コンパクトな回路規模で既存システムへの実装が容易。 処理速度の変動が少なく、リアルタイム性に優れています。 また、従来の可逆圧縮に比べ、高い圧縮率を誇ります。 【特長】 ■測定データを効率的に圧縮自動運転の技術開発に貢献 ■圧倒的な高速処理を実現 ■データ入力後瞬時に圧縮開始、低レイテンシ設計 ■処理速度の変動が少なく、リアルタイム性に優れる ■コンパクトな回路規模で既存システムへの実装が容易 ※詳しくはPDF資料をご覧いただくか、お気軽にお問い合わせください。
- 企業：株式会社カタナコーポレーション 本社
- 価格：応相談
