JPEG圧縮IPコア(verilog)
Verilog-HDL JPEG圧縮IPコア 圧縮方式 JPEG Base Line方式 入力フォーマット：RGB 8:8:8 出力フォーマット：YUV 4:2:0 4:2:2 4:4:4 ハフマン符号:標準設定（Annex K)を使用 レジスタに設定も可 量子化テーブル：標準設定（Annex K)を使用 レジスタに設定も可
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基本情報
Verilog-HDL JPEG圧縮IPコア 圧縮方式 JPEG Base Line方式 入力フォーマット：RGB 8:8:8 出力フォーマット：YUV 4:2:0 4:2:2 4:4:4 ハフマン符号:標準設定（Annex K)を使用 レジスタに設定も可 量子化テーブル：標準設定（Annex K)を使用 レジスタに設定も可
価格情報
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納期
用途／実績例
JPEGエンコーダーをハードウエア実装することにより、入力画像をリアルタイムに圧縮して記録することが可能となります。フルハードウエアで構成されており、OSを搭載しない簡易的なマイコンシステムで動作可能です。別売りのJPEG伸長IP(P1_JpegDec)を併用することにより、低コストでも高性能なデジタルビデオ入出力システムを作ることができます。
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企業情報
ASIC・FPGA設計 FPGAによる評価から、専用ICの設計にいたるまで 一貫した開発を行います。特に撮像、液晶表示用画像処理システムの分野で豊富な実績があります。 組み込みソフト開発 ハードウエア資源を効率的に使用する組み込みプログラムの開発を行います。 特にFPGA内蔵CPUを用いた開発を得意とします。 プリント基板設計 高速・多ピン化が進むFPGA回路基板で、安定的な動作のためのパターンの設計、電流供給のための電源回路を設計します。 また、近年注目のECO技術であるLED照明器用のプリント基板の設計も可能です。