圧縮IPコア(性能) - 企業1社の製品一覧

JPEG圧縮IPコア(verilog)

JPEG圧縮IPコア(verilog)

Verilog-HDL JPEG圧縮IPコア 圧縮方式 JPEG Base Line方式 入力フォーマット：RGB 8:8:8 出力フォーマット：YUV 4:2:0 4:2:2 4:4:4 ハフマン符号:標準設定（Annex K)を使用 レジスタに設定も可 量子化テーブル：標準設定（Annex K)を使用 レジスタに設定も可

• 企業：株式会社メティエ
• 価格：応相談

• その他半導体