『HDL Auto SpecDraw』は、Verilog-HDL/VHDL言語のソースコードを解析します。 【こんなことでこまっていませんか】 ”ソースコードしか残っていない　コメントもない” ”設計仕様書がない　整理されていない” ”追加修正内容がドキュメントに反映されていない" ”変更の個所とは違うところで動きが変わった” "設計者はもういない　誰もわからない” ★解析するにも、今更、優秀な技術者の工数を割くことができない! 【特長】 ■同一プロジェクト内の複数のソースファイルを回路図風に描画 　⇒プロジェクト全体を視覚でとらえる ■任意の信号線を強調 　⇒モジュールの繋がりを追う ■各種レポートの出力 　⇒解析を支援する ※詳しくはPDF資料をご覧いただくか、お気軽にお問い合わせ下さい。

• その他解析
• ASIC
• その他半導体

『StrategyTimeChartSTD（ストラテジータイムチャートスタンダード）』は、使いやすさを徹底的に追及した設計支援ツールです。 波形の描画など基本操作は、マウスで簡単に行えます。 波形の自動生成やタイミング違反検出など、現場で設計を行っている開発者が必要としている機能を、スマートに、かつ漏らすことなくサポートしています。 各種設計ツールや測定機のファイルも サポートしていますから、既存の検討・設計・解析フローへ、すぐに取り入れいただけます。 【特徴】 ○簡単に美しいタイミングチャートを描画 ○クロックやバス、カウンタの波形を自動生成 ○論理式や真理値表、パターン表記から波形を自動生成 ○Sin波、コンデンサ充放電波形、デジタル4値の描画が可能 ○多彩な編集機能 詳しくはお問い合わせ、またはカタログをダウンロードしてください。

• 開発支援ツール（ICE・エミュレータ・デバッガ等）