実機での問題を設計早期に解決
シミュレーションと論理合成のミスマッチの問題は、物理デバイスの誤動作を引き起こす可能性があります。RTLシミュレーションで機能的に完璧であっても、物理的な実装で重大なデザインバグが含まれている可能性があります。RTLリントは、シミュレーションと論理合成のミスマッチ問題を特定して修正する唯一の方法です。本紙では、シミュレーションから論理合成への典型的なミスマッチ問題を簡単な例で示します。 記載されている問題ごとに、リントチェックで確認され、説明されます。
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基本情報
【掲載内容（抜粋）】 ■はじめに ■RTLコーディング用の実装のためのデザイン要求 ■シンセシスアトリビュートの使用方法 ■組合せロジックの未代入値 ■Verilogでのブロッキング/ノンブロッキング代入の間違った使用 ■VHDLで変数の軽率な使用 ■不定値との比較 ■RTLでX代入 ■従来のVerilogと新しいSystemVerilogのコンストラクトの問題 ・Verilog-95 センシティビティリスト ・SystemVerilog 2ステート値 ■まとめ
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アルデック・ジャパン株式会社は、業界をリードするEDAツール・ベンダとして、革新的なデザイン作成、シミュレーション、検証ソリューションおよび多様な開発ボードをリリースし、大規模FPGA/ASIC/SoCや組み込みシステム・デザインの開発に採用されています。 当社の進出している分野は、通信、自動車、教育・研究機関、航空宇宙産業など多方面にわたります。 ご要望の際は、お気軽にお問い合わせください。
