アルデック・ジャパンの会社概要

昨今のハードウェア設計は規模の増加、複雑化が進み、デザインの検証が長期化する可能性があります。このような状況下、デザイン検証前にデザインコードをクリーンアップすることに注目が集まっています。クリーンアップは比較的短時間で実行可能なうえに、デザイン検証の時間と労力を大幅に削減します。またハードウェアデザインへのSystemVerilog (設計)が普及するにつれ、これらを使用したデザインコードのチェックも重要度が増加しています。ALINT-PRO は一般的なSystemVerilog (設計)のほとんどをスタティック検証可能なため、デザインサイクルの早い段階でデザイン上の重大な問題を発見することができます。 本ウェビナーでは、SystemVerilog の問題とそれをチェックするルールについてご紹介します

コードカバレッジは、検証の網羅性を評価するために広く利用されている手法ですが、トポロジカルパスなど設計上の重要な観点までは十分にカバーできないという課題があります。 こうした課題を補完するのが、SystemVerilogが提供するファンクショナルカバレッジです。ユーザが定義した検証観点に基づき、設計仕様に対する網羅性を測定することで、より実践的かつ高精度な検証を実現します。 本ウェビナーでは、SystemVerilogによるファンクショナルカバレッジの実務で役立つ記述テクニックを解説します。アサーションやCovergroupを活用し、複雑化するデザインに対する検証品質を向上させるためのポイントをご紹介します。

AXI4 Streamプロトコルは、FPGAデザイン内で接続されたIP間でデータを交換するための標準インターフェースとして使用されます。クロックドメインを跨ぐ場合、AXI4 Streamインタコネクトは、別の非同期クロックドメインへデータを転送可能なスイッチをベースとしています。 ALDEC_CDCルールプラグインには、設計品質、設計制約、クロックおよびリセットツリーのチェックのための多数のルールが含まれています。デザインの同期回路の検証に使用されています。しかしながら、静的CDC検証手法だけではCDC検証タスクの完全性を保証できない場合があり、動的CDC検証が不可欠となります。動的CDC検証の主な手法は、CDCアサーションによるチェックと、クロックドメインクロッシング時のランダム遅延挿入のモデリングになります。本ウェビナでは、AXI4 StreamベースIPのCDC検証に向けた静的および動的検証 手法の両方を紹介し、ALINT-PROから自動生成されるCDCアサーション、ランダム遅延挿入を備えたシンクロナイザモデルの設計と使用法について説明します。