無償ウェビナー:OVL を使用したVerilog およびVHDL デザインのアサーションベース検証
Accelera が提供するOpen Verification Library(OVL)は、設計者が容易にアサーションベース検証を行う方法を提供しています。一般的に使用されている設計言語(VHDL, Verilog, SystemVerilog)デザインをOVLはサポートしており、シミュレーションだけでなくフォーマル検証やエミュレーションでも使用することができます。本ウェビナーではコード例を示しながらOVL について解説します。

| 開催日時 | 2026年10月21日(水) 15:00 ~ 16:00 |
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| 参加費 | 無料 |
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