FPGA開発統合環境 Active-HDL

DO-254は、航空機搭載電子ハードウェアの開発において、安全性・信頼性・規制適合を確保するための要件ベースの設計・検証プロセスを規定したガイドラインです。DO-254に準拠したFPGA開発では、検証可能な要求仕様の定義、要求から設計・実装・検証までのトレーサビリティの確保、高品質なRTLコードの作成、そして包括的な検証の実施など、多くのプロセスを適切に管理することが求められます。これらは、ハードウェアの不具合を未然に防ぎ、高い信頼性を備えたシステムを実現するために欠かせない要素です。 本ウェビナーでは、航空機搭載FPGAの開発においてDO-254への適合を実現するために必要な設計・検証プロセスを分かりやすく解説します。また、RTL品質向上、検証の効率化を支援するツールや手法をご紹介し、DO-254対応に伴う工数の削減と開発効率の向上を実現するためのアプローチをご紹介します。

TLM 概要を理解しよう 昨今の大規模ASIC/SoC、およびFPGAでは、従来のRTLモデリング技術だけでは設計/検証が難しくなっていることは以前から明らかになっています。そのためトランザクションレベルモデリング（TLM）の概念が広く採用され、UVMなどの検証手法ではこれが必須となっております。 本ウェビナでは、用語説明、簡単なサンプルデザインを使用した実装例などを用いてTLMをご紹介いたします

検証の網羅性を評価するためにコードカバレッジ、ファンクショナルカバレッジなどが広く利用されています。しかし、網羅性を向上させるためには膨大なテストベンチ、スティミュラスが必要となります。従来のダイレクトテストは、検証したい機能のチェックには分かりやすく使用できますが、想定していない内容に関するテストは出来ません。また、従来のシンプルなランダムテストでは不要なスティミュラスなどを生成する可能性がありました SystemVerilogが提供するコンストレントランダムは乱数発生を制約によって制御することで、１つのテストベンチで多彩なスティミュラスを生成することが可能になります。これにより、最小限のテストベンチ記述でカバレッジ率の向上が得られます。本ウェビナでは、SystemVerilogのコンストレントランダムに関する記述や制約に関するテクニックについて紹介します

従来の紙ベースによる要求（仕様）から設計チームや担当者によるデザインコーディングは、要求の理解度、設計者の経験などによってデザインの品質に多大な影響を与えていました。そこで開発効率および品質向上の実現手段として、MBD （モデルベースデザイン、またはモデルベース開発）が注目されています。MBD では、MathWorks 社のMATLAB/Simulink が広く使用されているツールになります アルデックのシミュレータは、MATLAB/Simulink との協調検証インターフェースを提供しており、下記の検証環境をご使用いただけます ・Simulink のダイアグラム上にHDL ブロックを設置するSimulink 協調検証 ・HDL テストベンチからMATLABファイル（.m ファイル）を使用するMatlabダイレクトインターフェース 本ウェビナでは、Matlab/Simulink協調検証インターフェースを使用する方法とシミュレーション、結果の確認までのフローを解説いたします