FPGA開発統合環境 Active-HDL

従来の紙ベースによる要求（仕様）から設計チームや担当者によるデザインコーディングは、要求の理解度、設計者の経験などによってデザインの品質に多大な影響を与えていました。そこで開発効率および品質向上の実現手段として、MBD （モデルベースデザイン、またはモデルベース開発）が注目されています。MBD では、MathWorks 社のMATLAB/Simulink が広く使用されているツールになります アルデックのシミュレータは、MATLAB/Simulink との協調検証インターフェースを提供しており、下記の検証環境をご使用いただけます ・Simulink のダイアグラム上にHDL ブロックを設置するSimulink 協調検証 ・HDL テストベンチからMATLABファイル（.m ファイル）を使用するMatlabダイレクトインターフェース 本ウェビナでは、Matlab/Simulink協調検証インターフェースを使用する方法とシミュレーション、結果の確認までのフローを解説いたします

コードカバレッジは、検証の網羅性を評価するために広く利用されている手法ですが、トポロジカルパスなど設計上の重要な観点までは十分にカバーできないという課題があります。 こうした課題を補完するのが、SystemVerilogが提供するファンクショナルカバレッジです。ユーザが定義した検証観点に基づき、設計仕様に対する網羅性を測定することで、より実践的かつ高精度な検証を実現します。 本ウェビナーでは、SystemVerilogによるファンクショナルカバレッジの実務で役立つ記述テクニックを解説します。アサーションやCovergroupを活用し、複雑化するデザインに対する検証品質を向上させるためのポイントをご紹介します。

AXI4 Streamプロトコルは、FPGAデザイン内で接続されたIP間でデータを交換するための標準インターフェースとして使用されます。クロックドメインを跨ぐ場合、AXI4 Streamインタコネクトは、別の非同期クロックドメインへデータを転送可能なスイッチをベースとしています。 ALDEC_CDCルールプラグインには、設計品質、設計制約、クロックおよびリセットツリーのチェックのための多数のルールが含まれています。デザインの同期回路の検証に使用されています。しかしながら、静的CDC検証手法だけではCDC検証タスクの完全性を保証できない場合があり、動的CDC検証が不可欠となります。動的CDC検証の主な手法は、CDCアサーションによるチェックと、クロックドメインクロッシング時のランダム遅延挿入のモデリングになります。本ウェビナでは、AXI4 StreamベースIPのCDC検証に向けた静的および動的検証 手法の両方を紹介し、ALINT-PROから自動生成されるCDCアサーション、ランダム遅延挿入を備えたシンクロナイザモデルの設計と使用法について説明します。

多くのハードウェア設計者は、さまざまなアプリケーションの開発にRTL 設計手法を使用しています。しかし、大規模デザインの検証ではファンクショナルカバレッジ、コンストレントランダムおよびUVMなどのより高い抽象度レベルが求められます。これらを行うにはオブジェクト指向プログラム（OOP)が必須になりますが、ハードウェア設計者はこれに触れる機会や時間があまりありません 本セミナーでは、SystemVerilog のクラス、オブジェクト指向プログラミングを簡単なサンプルを使用してご紹介いたします