アルデック・ジャパンのニュース一覧

FPGA デザインが大規模化かつ複雑化するにつれ、クロックドメインクロッシング(CDC)検証の重要性がますます高まっています。非同期クロック境界の処理が不適切だと、メタスタビリティ、グリッチ、データの整合性の喪失を招き、ハードウェアの予測不能な動作を引き起こす可能性があります。 AMD(Xilinx) Vivado Design SuiteにはCDCのチェック機能が組み込まれていますが、複雑なマルチ非同期のクロックデザインにおいては、その機能が不十分な場合があります。Vivado のCDCレポート機能は、ASYNC_REG属性などのXilinx特有のチェックで有用な情報を提供しますが、ALINT-PROのようなCDC検証専用ツールが持つ詳細な解析能力には及びません。 本ウェビナでは、Vivadoの組み込みCDC検証機能と、ALINT-PROの高度な機能を比較し、さらにVivadoでは見落とす可能性があるCDC問題点を明らかにするとともにALINT-PROがCDC解析とデバッグをどのように強化出来るかを紹介します。

Accelera が提供するOpen Verification Library（OVL）は、設計者が容易にアサーションベース検証を行う方法を提供しています。一般的に使用されている設計言語（VHDL, Verilog, SystemVerilog）デザインをOVLはサポートしており、シミュレーションだけでなくフォーマル検証やエミュレーションでも使用することができます。本ウェビナーではコード例を示しながらOVL について解説します。

従来のVerilog HDLにおける複雑なポート結合は、バグの温床になりやすく、コードの可視性を下げる要因でした。SystemVerilogのInterfaceを導入することで、何百本もの信号線を一つのオブジェクトとしてカプセル化し、設計/検証の生産性を劇的に向上させることができます。 本ウェビナでは、信号線の接続を劇的にシンプルにしコードの可読性と再利用性を高めるInterface機能の基礎から、テストベンチへの応用までを実例を交えて紹介します。モジュール間のスパゲティコードから脱却し、スマートな設計/検証スタイルを身につけましょう！

SystemVerilog を使用したコンストレントランダム、ファンクショナルカバレッジは多くの設計者によって使用されていますが、これらが使用可能なシミュレータは高価な製品となっています。Python を検証言語として使用するcocotb は、これらを容易に使用する事が可能で、今まで試すことが出来なかった設計者に新しい検証手法へチャレンジする機会を提供します。 本ウェビナーでは、cocotb ではコンストレントランダム、ファンクショナルカバレッジを使用するための2つのアプローチをご紹介いたします。

DO-254は、航空機搭載電子ハードウェアの開発において、安全性・信頼性・規制適合を確保するための要件ベースの設計・検証プロセスを規定したガイドラインです。DO-254に準拠したFPGA開発では、検証可能な要求仕様の定義、要求から設計・実装・検証までのトレーサビリティの確保、高品質なRTLコードの作成、そして包括的な検証の実施など、多くのプロセスを適切に管理することが求められます。これらは、ハードウェアの不具合を未然に防ぎ、高い信頼性を備えたシステムを実現するために欠かせない要素です。 本ウェビナーでは、航空機搭載FPGAの開発においてDO-254への適合を実現するために必要な設計・検証プロセスを分かりやすく解説します。また、RTL品質向上、検証の効率化を支援するツールや手法をご紹介し、DO-254対応に伴う工数の削減と開発効率の向上を実現するためのアプローチをご紹介します。

TLM 概要を理解しよう 昨今の大規模ASIC/SoC、およびFPGAでは、従来のRTLモデリング技術だけでは設計/検証が難しくなっていることは以前から明らかになっています。そのためトランザクションレベルモデリング（TLM）の概念が広く採用され、UVMなどの検証手法ではこれが必須となっております。 本ウェビナでは、用語説明、簡単なサンプルデザインを使用した実装例などを用いてTLMをご紹介いたします

検証の網羅性を評価するためにコードカバレッジ、ファンクショナルカバレッジなどが広く利用されています。しかし、網羅性を向上させるためには膨大なテストベンチ、スティミュラスが必要となります。従来のダイレクトテストは、検証したい機能のチェックには分かりやすく使用できますが、想定していない内容に関するテストは出来ません。また、従来のシンプルなランダムテストでは不要なスティミュラスなどを生成する可能性がありました SystemVerilogが提供するコンストレントランダムは乱数発生を制約によって制御することで、１つのテストベンチで多彩なスティミュラスを生成することが可能になります。これにより、最小限のテストベンチ記述でカバレッジ率の向上が得られます。本ウェビナでは、SystemVerilogのコンストレントランダムに関する記述や制約に関するテクニックについて紹介します

RTCA/DO-254ガイダンスでは、申請者にHDLコーディング標準の定義と施行を推奨しています。この作業は、標準の定義、その施行方法、そしてプロセスが自動化される場合はツールまたは結果の評価方法を含む計画プロセスから始まります。 重要な問題はガイダンスには明確に定義された公式標準がなくどのようにしてHDLコードの詳細なレビューを実施するかということになります。 本ウェビナではALINT-PROを使用してコーディング標準を施行し、DO-254の目標を満たすために全体的なデザインレビューを合理化する利点を紹介します。

従来の紙ベースによる要求（仕様）から設計チームや担当者によるデザインコーディングは、要求の理解度、設計者の経験などによってデザインの品質に多大な影響を与えていました。そこで開発効率および品質向上の実現手段として、MBD （モデルベースデザイン、またはモデルベース開発）が注目されています。MBD では、MathWorks 社のMATLAB/Simulink が広く使用されているツールになります アルデックのシミュレータは、MATLAB/Simulink との協調検証インターフェースを提供しており、下記の検証環境をご使用いただけます ・Simulink のダイアグラム上にHDL ブロックを設置するSimulink 協調検証 ・HDL テストベンチからMATLABファイル（.m ファイル）を使用するMatlabダイレクトインターフェース 本ウェビナでは、Matlab/Simulink協調検証インターフェースを使用する方法とシミュレーション、結果の確認までのフローを解説いたします

本ウェビナーでは、FPGAデザインにおけるCDC（クロックドメインクロッシング）検証について興味がある方を対象に下記内容を紹介します。 * CDC 問題とは？ * 一般的なアプローチと注意事項 * FPGAデザインにおけるシンクロナイザの注意点 * CDC検証のためのソリューション なお、ご希望者にはアルデックが提供するCDC/RDC 検証ソリューションであるALINT-PRO の1か月間のご評価ライセンスをご提供いたします。また、検証の実行までのお手伝いもさせていただきます。 過去にCDC問題で苦労したことがある方、CDC検証を始めてみたい方は、ぜひご参加ください。

コードカバレッジは、検証の網羅性を評価するために広く利用されている手法ですが、トポロジカルパスなど設計上の重要な観点までは十分にカバーできないという課題があります。 こうした課題を補完するのが、SystemVerilogが提供するファンクショナルカバレッジです。ユーザが定義した検証観点に基づき、設計仕様に対する網羅性を測定することで、より実践的かつ高精度な検証を実現します。 本ウェビナーでは、SystemVerilogによるファンクショナルカバレッジの実務で役立つ記述テクニックを解説します。アサーションやCovergroupを活用し、複雑化するデザインに対する検証品質を向上させるためのポイントをご紹介します。

昨今のハードウェア設計は規模の増加、複雑化が進み、デザインの検証が長期化する可能性があります。このような状況下、デザイン検証前にデザインコードをクリーンアップすることに注目が集まっています。クリーンアップは比較的短時間で実行可能なうえに、デザイン検証の時間と労力を大幅に削減します。またハードウェアデザインへのSystemVerilog (設計)が普及するにつれ、これらを使用したデザインコードのチェックも重要度が増加しています。ALINT-PRO は一般的なSystemVerilog (設計)のほとんどをスタティック検証可能なため、デザインサイクルの早い段階でデザイン上の重大な問題を発見することができます。 本ウェビナーでは、SystemVerilog の問題とそれをチェックするルールについてご紹介します

AXI4 Streamプロトコルは、FPGAデザイン内で接続されたIP間でデータを交換するための標準インターフェースとして使用されます。クロックドメインを跨ぐ場合、AXI4 Streamインタコネクトは、別の非同期クロックドメインへデータを転送可能なスイッチをベースとしています。 ALDEC_CDCルールプラグインには、設計品質、設計制約、クロックおよびリセットツリーのチェックのための多数のルールが含まれています。デザインの同期回路の検証に使用されています。しかしながら、静的CDC検証手法だけではCDC検証タスクの完全性を保証できない場合があり、動的CDC検証が不可欠となります。動的CDC検証の主な手法は、CDCアサーションによるチェックと、クロックドメインクロッシング時のランダム遅延挿入のモデリングになります。本ウェビナでは、AXI4 StreamベースIPのCDC検証に向けた静的および動的検証 手法の両方を紹介し、ALINT-PROから自動生成されるCDCアサーション、ランダム遅延挿入を備えたシンクロナイザモデルの設計と使用法について説明します。

多くのハードウェア設計者は、さまざまなアプリケーションの開発にRTL 設計手法を使用しています。しかし、大規模デザインの検証ではファンクショナルカバレッジ、コンストレントランダムおよびUVMなどのより高い抽象度レベルが求められます。これらを行うにはオブジェクト指向プログラム（OOP)が必須になりますが、ハードウェア設計者はこれに触れる機会や時間があまりありません 本セミナーでは、SystemVerilog のクラス、オブジェクト指向プログラミングを簡単なサンプルを使用してご紹介いたします

Henderson, NV – 2026年1月14日 – FPGAおよびASICデザイン向け混在HDL言語シミュレーション・検証ソリューションのパイオニアであるAldec, Inc.（以下「アルデック」は本日、混在言語プロジェクト向けの新たなデザインルールとガイダンスを提供するALINT-PRO 2025.12の提供開始を発表しました。本アップデートにより、エンジニアリングチームは単一プロジェクト内でVHDLとVerilog/SystemVerilogを組み合わせる際の正確性、保守性、およびIP相互運用性を向上させることに役立ちます。 IPの再利用、サードパーティの統合、長期にわたる製品の保守のために、混在言語開発が一般的になるにつれ、デザインチームは曖昧なマッピング、一貫性のないパラメータの受け渡し、構成の誤用によって引き起こされる課題に直面しています。ALINT-PRO 2025.12は、シミュレーション、論理合成および下流検証前の統合問題を防止することを目的とした集中的なベストプラクティスルールを適用することで、これらのリスクを低減します。 続きは添付資料をご参照ください