アルデック・ジャパンのニュース一覧

従来の紙ベースによる要求（仕様）から設計チームや担当者によるデザインコーディングは、要求の理解度、設計者の経験などによってデザインの品質に多大な影響を与えていました。そこで開発効率および品質向上の実現手段として、MBD （モデルベースデザイン、またはモデルベース開発）が注目されています。MBD では、MathWorks 社のMATLAB/Simulink が広く使用されているツールになります アルデックのシミュレータは、MATLAB/Simulink との協調検証インターフェースを提供しており、下記の検証環境をご使用いただけます ・Simulink のダイアグラム上にHDL ブロックを設置するSimulink 協調検証 ・HDL テストベンチからMATLABファイル（.m ファイル）を使用するMatlabダイレクトインターフェース 本ウェビナでは、Matlab/Simulink協調検証インターフェースを使用する方法とシミュレーション、結果の確認までのフローを解説いたします

本ウェビナーでは、FPGAデザインにおけるCDC（クロックドメインクロッシング）検証について興味がある方を対象に下記内容を紹介します。 * CDC 問題とは？ * 一般的なアプローチと注意事項 * FPGAデザインにおけるシンクロナイザの注意点 * CDC検証のためのソリューション なお、ご希望者にはアルデックが提供するCDC/RDC 検証ソリューションであるALINT-PRO の1か月間のご評価ライセンスをご提供いたします。また、検証の実行までのお手伝いもさせていただきます。 過去にCDC問題で苦労したことがある方、CDC検証を始めてみたい方は、ぜひご参加ください。

コードカバレッジは、検証の網羅性を評価するために広く利用されている手法ですが、トポロジカルパスなど設計上の重要な観点までは十分にカバーできないという課題があります。 こうした課題を補完するのが、SystemVerilogが提供するファンクショナルカバレッジです。ユーザが定義した検証観点に基づき、設計仕様に対する網羅性を測定することで、より実践的かつ高精度な検証を実現します。 本ウェビナーでは、SystemVerilogによるファンクショナルカバレッジの実務で役立つ記述テクニックを解説します。アサーションやCovergroupを活用し、複雑化するデザインに対する検証品質を向上させるためのポイントをご紹介します。

昨今のハードウェア設計は規模の増加、複雑化が進み、デザインの検証が長期化する可能性があります。このような状況下、デザイン検証前にデザインコードをクリーンアップすることに注目が集まっています。クリーンアップは比較的短時間で実行可能なうえに、デザイン検証の時間と労力を大幅に削減します。またハードウェアデザインへのSystemVerilog (設計)が普及するにつれ、これらを使用したデザインコードのチェックも重要度が増加しています。ALINT-PRO は一般的なSystemVerilog (設計)のほとんどをスタティック検証可能なため、デザインサイクルの早い段階でデザイン上の重大な問題を発見することができます。 本ウェビナーでは、SystemVerilog の問題とそれをチェックするルールについてご紹介します

AXI4 Streamプロトコルは、FPGAデザイン内で接続されたIP間でデータを交換するための標準インターフェースとして使用されます。クロックドメインを跨ぐ場合、AXI4 Streamインタコネクトは、別の非同期クロックドメインへデータを転送可能なスイッチをベースとしています。 ALDEC_CDCルールプラグインには、設計品質、設計制約、クロックおよびリセットツリーのチェックのための多数のルールが含まれています。デザインの同期回路の検証に使用されています。しかしながら、静的CDC検証手法だけではCDC検証タスクの完全性を保証できない場合があり、動的CDC検証が不可欠となります。動的CDC検証の主な手法は、CDCアサーションによるチェックと、クロックドメインクロッシング時のランダム遅延挿入のモデリングになります。本ウェビナでは、AXI4 StreamベースIPのCDC検証に向けた静的および動的検証 手法の両方を紹介し、ALINT-PROから自動生成されるCDCアサーション、ランダム遅延挿入を備えたシンクロナイザモデルの設計と使用法について説明します。

多くのハードウェア設計者は、さまざまなアプリケーションの開発にRTL 設計手法を使用しています。しかし、大規模デザインの検証ではファンクショナルカバレッジ、コンストレントランダムおよびUVMなどのより高い抽象度レベルが求められます。これらを行うにはオブジェクト指向プログラム（OOP)が必須になりますが、ハードウェア設計者はこれに触れる機会や時間があまりありません 本セミナーでは、SystemVerilog のクラス、オブジェクト指向プログラミングを簡単なサンプルを使用してご紹介いたします

Henderson, NV – 2026年1月14日 – FPGAおよびASICデザイン向け混在HDL言語シミュレーション・検証ソリューションのパイオニアであるAldec, Inc.（以下「アルデック」は本日、混在言語プロジェクト向けの新たなデザインルールとガイダンスを提供するALINT-PRO 2025.12の提供開始を発表しました。本アップデートにより、エンジニアリングチームは単一プロジェクト内でVHDLとVerilog/SystemVerilogを組み合わせる際の正確性、保守性、およびIP相互運用性を向上させることに役立ちます。 IPの再利用、サードパーティの統合、長期にわたる製品の保守のために、混在言語開発が一般的になるにつれ、デザインチームは曖昧なマッピング、一貫性のないパラメータの受け渡し、構成の誤用によって引き起こされる課題に直面しています。ALINT-PRO 2025.12は、シミュレーション、論理合成および下流検証前の統合問題を防止することを目的とした集中的なベストプラクティスルールを適用することで、これらのリスクを低減します。 続きは添付資料をご参照ください