無償ウェビナー:UVM 検証環境構築への近道
UVM(Universal Verification Methodology)は、ASICや大規模FPGA 向けの高度な検証フローを実行可能にする検証手法の1つです。しかし、UVMをゼロから記述することは複雑で手間のかかる作業になります。
Riviera-PROのUVM ジェネレータはVHDL、Verilog/SystemVerilogで記述されたテスト対象デザインに対して、UVMテストベンチのSystemVerilogテンプレートおよびシミュレーション用スクリプトを自動生成することで、ゼロから記述するよりも複雑さを低減します。
本ウェビナでは、UVM ジェネレータの使用方法と、UVMコードをゼロから作成するユーザーにもたらす利点に焦点を当てます。

| 開催日時 | 2026年11月18日(水) 15:00 ~ 16:00 |
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| 参加費 | 無料 |
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