高速RTLシミュレータ『Riviera-PRO』

従来のVerilog HDLにおける複雑なポート結合は、バグの温床になりやすく、コードの可視性を下げる要因でした。SystemVerilogのInterfaceを導入することで、何百本もの信号線を一つのオブジェクトとしてカプセル化し、設計/検証の生産性を劇的に向上させることができます。 本ウェビナでは、信号線の接続を劇的にシンプルにしコードの可読性と再利用性を高めるInterface機能の基礎から、テストベンチへの応用までを実例を交えて紹介します。モジュール間のスパゲティコードから脱却し、スマートな設計/検証スタイルを身につけましょう！

SystemVerilog を使用したコンストレントランダム、ファンクショナルカバレッジは多くの設計者によって使用されていますが、これらが使用可能なシミュレータは高価な製品となっています。Python を検証言語として使用するcocotb は、これらを容易に使用する事が可能で、今まで試すことが出来なかった設計者に新しい検証手法へチャレンジする機会を提供します。 本ウェビナーでは、cocotb ではコンストレントランダム、ファンクショナルカバレッジを使用するための2つのアプローチをご紹介いたします。

DO-254は、航空機搭載電子ハードウェアの開発において、安全性・信頼性・規制適合を確保するための要件ベースの設計・検証プロセスを規定したガイドラインです。DO-254に準拠したFPGA開発では、検証可能な要求仕様の定義、要求から設計・実装・検証までのトレーサビリティの確保、高品質なRTLコードの作成、そして包括的な検証の実施など、多くのプロセスを適切に管理することが求められます。これらは、ハードウェアの不具合を未然に防ぎ、高い信頼性を備えたシステムを実現するために欠かせない要素です。 本ウェビナーでは、航空機搭載FPGAの開発においてDO-254への適合を実現するために必要な設計・検証プロセスを分かりやすく解説します。また、RTL品質向上、検証の効率化を支援するツールや手法をご紹介し、DO-254対応に伴う工数の削減と開発効率の向上を実現するためのアプローチをご紹介します。

TLM 概要を理解しよう 昨今の大規模ASIC/SoC、およびFPGAでは、従来のRTLモデリング技術だけでは設計/検証が難しくなっていることは以前から明らかになっています。そのためトランザクションレベルモデリング（TLM）の概念が広く採用され、UVMなどの検証手法ではこれが必須となっております。 本ウェビナでは、用語説明、簡単なサンプルデザインを使用した実装例などを用いてTLMをご紹介いたします