アルデック・ジャパンの企業情報

高速FPGAデザインでは、高いクロック周波数だけでなく、慎重に最適化されたRTL設計も必要になります。高度なリンティングは数百ものデザインルールに照らし合わせてコード内の隠れた問題を検出するスタティックRTLコード解析プロセスになります。コード品質の向上に加え、高度なリンティングは高速FPGAデザインの周波数、消費電力、面積の目標達成に重要な要素である性能最適化に直接貢献します。 ALINT-PROは設計者が設計サイクルの早期で潜在的なボトルネックを特定して修正することに役立ち、FPGAベンダツールで時間が掛かる実装およびタイミングクロージャの削減に貢献します。本ウェビナでは、ALINT-PRO を使用した高度なリンティングの適用方法と効果について紹介します。

FPGA テクノロジの進化に伴い、従来のプログラマブルロジック領域に CPU、GPU、高速ペリフェラルなどが加わり、デザイン検証はますます困難になっています。FPGA テストを実機検証だけで行う場合、セーフティクリティカルデザインでは明らかに不十分であり、FPGA チームは高度なデザイン検証方法論と手法を採用して、独自の検証プロセスを開発しています 本ウェビナでは、高度なシミュレーションベースの検証プロセスの概要やFPGA中心の検証プロセス、さらに検証計画の作成方法、何を、どのように検証するかなどを紹介します

RTCA/DO-254のセクション6.2「検証プロセス」では、RTLシミュレーション段階からハードウェア検証段階まで、要件を維持し検証する必要があることが規定されています。この規定により、DO-254に基づく開発においてデジタルデザインの機能検証を実ハードウェアで実施することは非常に重要な作業になります。 本ウェビナではハードウェア検証時によく遭遇する一般的な課題の例と、より重要な点としてこれらの課題を克服するためのソリューションについて紹介します。