JPEG伸長Pコア(verilog)
JPEGデコード Verilog-HDL IPコア YUV形式：4:2:0 4:2:2 4:4:4 処理マーカー:SOI,APP,DQT,DHT,SOF0,SOS, EOI 上記以外は無視されます 出力形式：RGB 8:8:8 ハフマン符号：ヘッダ情報より生成 量子化テーブル：ヘッダ情報より生成
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基本情報
JPEGデコード Verilog-HDL IPコア YUV形式：4:2:0 4:2:2 4:4:4 処理マーカー:SOI,APP,DQT,DHT,SOF0,SOS, EOI 上記以外は無視されます 出力形式：RGB 8:8:8 ハフマン符号：ヘッダ情報より生成 量子化テーブル：ヘッダ情報より生成
価格情報
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納期
用途／実績例
JPEGデコーダーをハードウエア実装することにより、液晶パネルなどの表示装置への映像出力を高速に行うことが可能となります。フルハードウエアで構成されており、OSを搭載しない簡易的なマイコンシステムやFPGA内蔵のCPUで動作可能です。低コストでも高性能なデジタルビデオ入出力システムを作ることができます。 機種依存のないVerilog2001形式で記述されており、システムLSIに搭載するIPコアとしても使用可能です。
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企業情報
ASIC・FPGA設計 FPGAによる評価から、専用ICの設計にいたるまで 一貫した開発を行います。特に撮像、液晶表示用画像処理システムの分野で豊富な実績があります。 組み込みソフト開発 ハードウエア資源を効率的に使用する組み込みプログラムの開発を行います。 特にFPGA内蔵CPUを用いた開発を得意とします。 プリント基板設計 高速・多ピン化が進むFPGA回路基板で、安定的な動作のためのパターンの設計、電流供給のための電源回路を設計します。 また、近年注目のECO技術であるLED照明器用のプリント基板の設計も可能です。