ECC with BCH Algorithm IP Core
エンコード/デコードブロックの構成を変更可能！並列化されたBCH エンコーダ/デコーダー
『ECC with BCH Algorithm IP Core』は、業界標準のBCHクラスのエラー修正 コードを使用し、ノイズの多い・信頼性の低い通信チャネル全体でのデータの 損失・破損を防ぐ、エラー検出/訂正の機能を付加するためのIPコアです。 BCH構成がカバーされていない場合は、幅広いBCHコードをサポートするように カスタマイズすることが可能。 データストレージデバイス(SATA、SAS、FLASH)をはじめ、二次元バーコード、 衛星通信/テレメトリー、電波信号記録、無線通信、ADSL、xDSLなどの高速 モデム、電力線規格等の幅広いアプリケーションに使用できます。 【仕様】 ■並列処理による高帯域、低いレイテンシ ■エンコード/デコードブロックの構成を変更可能 ■ワード長/ブロックサイズの構成を変更可能 ■32、64、128、または256のFIFOデータインターフェイス ■並列化されたBCH エンコーダ/デコーダー ※詳しくはPDFをダウンロードしていただくか、お気軽にお問い合わせください。
- 企業：富士ソフト株式会社 インダストリービジネス事業部
- 価格：応相談
