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基準となる面を仮想的に作成し、基準面として定義してあげる必要があります！
通常、CAEを実施するときモデルはSTEP/IGES系形式であることが殆どです。 この形式ではモデルの寸法が入っており、面も崩れていません。なので座標系は 簡単に作成することが出来ます。 しかし、ソリ解析ではモデルの変形を再現する必要があるので、STEP形式から 点群のSTL形式へ自動的に変換されます。 つまり、モデルが持っていた寸法や面が崩れてしまうことになります。これでは 座標系どころか基準となる面すら存在しません。 そこで、基準となる面を仮想的に作成し、基準面として定義してあげる 必要があります。 解析上だけでなく、実際の成形品も同じように仮想的に作成された面上で 測定が行われています。 ※詳しくは関連リンクをご覧いただくか、お気軽にお問い合わせ下さい。
SysML･UML・DFD等の汎用モデリング言語のアーキテクチャ設計モデルとMATLAB／Simulink を相互変換
「mtrip」は、SysML･UML・DFD（データフローダイアグラム図）等の汎用モデリング言語で記述されたアーキテクチャ設計モデルと、詳細設計モデルのMATLAB／Simulink を相互に変換するツールです。 詳細設計モデルの変更をアーキテクチャ設計モデルへ同期しないと、次第に構造面でモデルを検討する事が困難になります。『mtrip』はアーキテクチャ設計モデルと詳細設計モデルを同期させ、異なる視点からモデルを見ることができ、高い保守性を維持します。 それぞれの場面で適したモデルを使い分け、シームレスに繋ぐことが可能 ・アルゴリズムの迅速な実装とフィードバックが求められる「先行開発モデル」 ・ドメインの問題を整理し、保守・再利用に強い頑健な構造を設計するための「アーキテクチャモデル」 ・コード生成、シミュレーション、検証の充実したツールチェーンを使える「量産開発モデル」 ※詳しくはPDFをダウンロードして頂くか、お気軽にお問い合わせ下さい。
