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Henderson, NV – 2026年1月14日 – FPGAおよびASICデザイン向け混在HDL言語シミュレーション・検証ソリューションのパイオニアであるAldec, Inc.（以下「アルデック」は本日、混在言語プロジェクト向けの新たなデザインルールとガイダンスを提供するALINT-PRO 2025.12の提供開始を発表しました。本アップデートにより、エンジニアリングチームは単一プロジェクト内でVHDLとVerilog/SystemVerilogを組み合わせる際の正確性、保守性、およびIP相互運用性を向上させることに役立ちます。 IPの再利用、サードパーティの統合、長期にわたる製品の保守のために、混在言語開発が一般的になるにつれ、デザインチームは曖昧なマッピング、一貫性のないパラメータの受け渡し、構成の誤用によって引き起こされる課題に直面しています。ALINT-PRO 2025.12は、シミュレーション、論理合成および下流検証前の統合問題を防止することを目的とした集中的なベストプラクティスルールを適用することで、これらのリスクを低減します。 続きは添付資料をご参照ください