ALINT-PROは、クロックドメインクロッシング（CDC）のスタティック解析と検証のための強力な手段を提供します。クロックツリーとクロックドメインを検出、検証し、トポロジカルパターンマッチング手法を適用してクロックドメインクロッシング上の設計構造の正当性を検証します。 しかしながら、CDC関連の問題がないことを保証するにはスタティックCDC検証だけでなく、シミュレータによるダイナミックCDC検証を追加する必要があります。ALINT-PROはアサーション生成エンジンでCDCポイントに対するチェックコード作成し機能検証を強化することができます。 本ウェビナでは、ALINT-PROを使用したスタティック検証からRiviera-PROを使用したダイナミック検証まで、完全なクロックドメインクロッシング検証手法を紹介します。

SystemVerilog を使用したコンストレントランダム、ファンクショナルカバレッジは多くの設計者によって使用されていますが、これらが使用可能なシミュレータは高価な製品となっています。Python を検証言語として使用するcocotb は、これらを容易に使用する事が可能で、今まで試すことが出来なかった設計者に新しい検証手法へチャレンジする機会を提供します。本ウェビナーでは、cocotb でコンストレントランダム、ファンクショナルカバレッジを使用するための2つのアプローチをご紹介いたします。

セーフティクリティカルデザインの制御ロジックにおいて有限ステートマシン(FSM)は重要な部分です。システム内のFPGAが動作している際に、シングルイベントアップセットや放射線などの外的要因により、FSMレジスタに格納されているビット値が非決定論的な方法で誤った値に変化し、システムの誤動作や故障が発生する可能性があります。さらにトランジスタの微細化に伴い、この問題はより一般的になっています。本ウェビナーでは、FSMデザインのベストプラクティスから信頼性の高いFSM設計手法まで、堅牢で安全なFSMを開発するための様々な方法を紹介します。

通常、ハードウェア設計者は仕事が非常に忙しく、新しいメソドロジを試してみる時間がほとんどありません。残念なことに、UVM(Universal Verification Methodology)の公式ドキュメントは検証エンジニアによって検証エンジニア向けに記載されており、高レベルの機能に特化され、UVMテストベンチをデザインに接続するなどの下位レベルの詳細は無視されています。本ウェビナーでは、簡単なデザインを使用して仮想インタフェースから、SequencerやDriver等のUVM主要コンポーネントを説明します。

早期にRTLコーディングの問題を検出することが出来ないと、コストのかかる設計の繰り返しや、開発サイクルの後半での予期しない障害につながる可能性があります。リント（DRC）ツールはRTLコードのバグ、非効率性、構造上の問題を検出する強力な静的解析手法です。リントツールは、構文、命名規則、合成可能性、パフォーマンスの最適化など、業界で実証された何百もの設計ルールに照らしてHDLコードを解析し、さらにクロックドメインクロッシング (CDC) の問題、リセットツリーの問題、RTLと合成の不一致の検出にも役立ちます。 本ウェビナでは、リントツールの主な利点を実際の例を使用し説明し、リントにるコード品質の向上、デザイン再利用性の強化、後工程での予期せぬ事態を防ぐ方法などを紹介します。

cocotbは、Pythonを使用してVHDLおよびSystemVerilog/Verilogのデザインを検証するためのコ・ルーチンベースのコ・シミュレーションテストベンチ環境です。これはオープンソース環境であり、Githubでホストされています。UVMと同じ再利用と機能検証の概念を使用しますが、Pythonで実装されています。本ウェビナーでは、cocotbを概説します。

昨今の大規模ASIC/SoC、およびFPGAでは、従来のRTLモデリング技術だけでは設計/検証が難しくなっていることは以前から明らかになっています。そのためトランザクションレベルモデリング（TLM）の概念が広く採用され、UVMなどの検証手法ではこれが必須となっております。 本ウェビナでは、用語説明、簡単なサンプルデザインを使用した実装例などを用いてTLMをご紹介いたします

通常、シミュレーションでは波形を目視で確認しますが、数十から数百サイクルを確認することは非常に手間が掛かる作業になります。アサーションを使用してデザインの振る舞いをモニタおよびチェックすることで設計者の負担を低減することができます。 本ウェビナでは、アサーション言語やライブラリ、および記述方法などについてご紹介いたします。

ASIC デザインの検証では、各種カバレッジは検証終了要件で非常に重要となりますが、FPGA デザイン検証では実機検証が重要視され、カバレッジを収集しないことが多々ありました。しかしながら、大規模、複雑化が進む現在のFPGA デザイン検証では、実機検証前の機能検証が非常に重要なファクタを占めています。またカバレッジは、ステートメントやブランチカバレッジのように単純なものから、アサーションやコンストレントランダムテストを含むCovergroupのような複雑なものまであります 本ウェビナでは、コードカバレッジやファンクショナルカバレッジの紹介、およびテストプラン、テストランキングなどカバレッジに関するあれこれをご紹介いたします。

～ SystemVerilog のオブジェクトを理解しよう ～ 多くのハードウェア設計者は、さまざまなアプリケーションの開発にRTL 設計手法を使用しています。しかし、大規模デザインの検証ではファンクショナルカバレッジ、コンストレントランダムおよびUVMなどのより高い抽象度レベルが求められます。これらを行うにはオブジェクト指向プログラム（OOP)が必須になりますが、ハードウェア設計者はこれに触れる機会や時間があまりありません。 本セミナーでは、SystemVerilog のクラス、オブジェクト指向プログラミングを簡単なサンプルを使用してご紹介いたします。

FPGA テクノロジの進化に伴い、従来のプログラマブルロジック領域に CPU、GPU、高速ペリフェラルなどが加わり、デザイン検証はますます困難になっています。FPGA テストを実機検証だけで行う場合、セーフティクリティカルデザインでは明らかに不十分であり、FPGA チームは高度なデザイン検証方法論と手法を採用して、独自の検証プロセスを開発しています。 本ウェビナシリーズの最後となる今回は、スコアボードやチェッカー、ファンクショナルカバレッジ、アサーションなど高度な検証ソリューションを紹介します。また、Riviera-PRO によるトランザクションベースのデバッグやユニットリンティング機能、リグレッションテストについても紹介します。

UVMなどのSystemVerilogを使用した検証メソドロジにより、RTL段階での検証 効率が向上すると聞いたことはあっても、SystemVerilogで何が出来るのか、 どのように使用するのか把握していない設計者も多いのではないでしょうか。 本セミナーでは、SystemVerilogの検証に関する基本的な機能と有用性について サンプルデザインを用いて紹介いたします。 1．デザイン概要 2．UARTテスト環境 3．アサーション　(SVA & PSL) 4．ファンクショナルカバレッジ 5．ランダムテストベンチ 6．DPI-C