コアのメーカーや取扱い企業、製品情報、参考価格、ランキングをまとめています。
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コア(ユーザー) - メーカー・企業と製品の一覧

更新日: 集計期間:2025年08月20日~2025年09月16日
※当サイトの各ページの閲覧回数を元に算出したランキングです。

コアの製品一覧

1~10 件を表示 / 全 10 件

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コア

大容量リチャージャブルバッテリーです。USB ポート(Micro B)より簡単に充電可能です。

●大容量(1250mAh)リチャージャブルバッテリーです。USB ポート(Micro B)より簡単に充電可能です。繰り返し使用できるため経済的です。●低温下でも高い性能を発揮します。●充電が終了したことを確認できるバッテリーインジケータ付きです。●2017年以降のペツルヘッドライト『ティキナ』『ティカ』『ジプカ』『アクティック』『アクティック コア』『タクティカ』『タクティカ +』『タクティカ +RGB』『タクティカ コア』に使用することができます。

  • その他作業工具

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【オーダーメイドで対応!】軽量・高耐久性のコア<FWP(R)>

使用後の表面は再生可能!様々なフィルムの巻き取り高精度コアとして幅広く採用

当社では、独自のFW成形方法でユーザーニーズにお応えして設計製作した、 『FWP(R)コア』を取り扱っております。 使用用途として液晶関連や磁気など、各種類のフィルムの 巻き取り高精度コアとして幅広く採用。 使用後の表面は再生も可能で、満足していただける製品として提供しています。 【使用用途】 ■液晶関連 ■磁気 ■コンデンサー ■半導体 ■医療 など ※詳しくはPDF資料をご覧いただくか、お気軽にお問い合わせ下さい。

  • 繊維

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DapTechnology社FireGate PHYレイヤーコア

FireGateは、IEEE-1394bに準拠し、全てのAS5643要件をサポートするIPコア

FPGAを使用して完全な1394 I/O IFを実装する利点 スタンドアロンソリューション:PHY IPをリンクレイヤーIPと組み合わせて、より小型な製品を作成可能。追加のコンポーネントを追加して、システムオンチップ(SOC)ソリューションを作成できます 柔軟な数のポート:市販のPHYチップはポート数が固定であり小さな周辺機器の場合は多くの場合過剰です。一方ホストアダプターは3つ以上のポートから利益を得る可能性が高く、ハブはそれ以上の数のポートを持つ事もできます。FPGAテクノロジに基づくPHYの場合ユーザーは必要に応じてポート数をカスタマイズできます オプションのデバッグおよびテスト機能:オプションで、BERT(ビット誤り率テスト)などのデバッグおよびテスト機能を含めることができます。 フィールドアップグレード可能:使用されているFPGAはフィールドアップグレード可能であるため、デバイスがすでにフィールドにある場合でも、新しい機能やバグ修正を追加できます 費用対効果の高いASICS:デザインが完成すると、IPソリューションはカスタムASICをスピンさせるための非常に費用対効果の高い方法を提供します

  • その他

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FPGA用IPコア「e7PCIe」

e7PCIe IPコアは、単純なハンドシェイクプロトコルで、PCI Expressによる通信を実現するソフトマクロです。

FPGAとCPU間のデータアクセスを簡単に! ・FPGAからマザーボード上の大容量メモリを自在に活用 ・CPUからFPGA側へのアクセス機能にも対応 ・FPGA上のプロセッサやソフトウエアの開発は不要

  • その他半導体

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AES-GCM Encryption IP Core

複数の独立したデータストリーム!AES暗号化キーを128または256ビットから選択可能です

当社で取り扱っている『AES-GCM Encryption IP Core』について ご紹介いたします。 ユーザーがパケットまたはデータストリームの暗号化/復号化と認証を 実行できるようにするAES-GCM(Galois Counter Mode)暗号化のIPコア。 128または256ビット暗号化レベルのAES-GCMをサポートし、SATA 6Gbps、 SAS 12Gbps、PCIe(NVMe)Gen4 x4レーン、およびEthernet 10Gbps and 25Gbpsをサポートするデータスループットが可能です。 【仕様】 ■AES暗号化キーを128または256ビットから選択可能 ■内部メモリに対する内部ハミングECC保護/修正 ■複数の独立したデータストリーム ■パケットのパフォーマンスを最適化するキー拡張キャッシング ■好適なスループットのためのパケットキューイング ※詳しくはPDFをダウンロードしていただくか、お気軽にお問い合わせください。

  • ASIC

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AES-CTR Encryption IP Core

OpenSSLのAES-256-CTR暗号モードと互換性あり!複数の独立したデータストリーム

『AES-CTR Encryption IP Core』は、ユーザーがパケットまたは データストリームの暗号化/復号化を実行できるようにするAES-CTR (カウンターモード)暗号化のIPコアです。 128または256ビット暗号化レベルのAES-CTRをサポートし、SATA 6Gbps、 SAS 12Gbps、PCIe(NVMe)Gen4 x4レーン、およびEthernet 10Gbps and 25Gbps をサポートするデータスループットが可能。 また、OpenSSLのAES-256-CTR暗号モードと互換性があります。 【仕様】 ■AES暗号化キーを128または256ビットから選択可能 ■内部メモリに対する内部ハミングECC保護/修正 ■複数の独立したデータストリーム ■パケットのパフォーマンスを最適化するキー拡張キャッシング ■好適なスループットのためのパケットキューイング ■OpenSSLのAES-256-CTR暗号モードと互換性有 ※詳しくはPDFをダウンロードしていただくか、お気軽にお問い合わせください。

  • ASIC

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FPGA・ASIC向けIPコア SATA Host APP

セルフテスト搭載!電力モード(partial/slumber)をサポートしています

当社で取り扱っている『FPGA・ASIC向けIPコア SATA Host APP』 についてご紹介いたします。 SATA 3.3 規格に準拠し、最大転送レート6Gbps(600MB/s)を サポートするSATAホスト用のIPコア。 Phyレイヤー、LNKレイヤー、TRN(トランスポート)レイヤー、 アプリケーション(アプリ)レイヤー、SerDes、およびFIFO インターフェイスで構成されています。 【仕様】 ■SATA Revision 3.3 標準規格(1.5Gbps、3.0Gbps、6.0Gbps)に準拠 ■OOB(Out of Band)をサポート ■DATAインターフェースにはFIFOを採用 ■SerDes、PIPE、SAPISインターフェースのいずれかをサポート ■電力モード(partial/slumber)をサポート ■セルフテスト搭載 ※詳しくはPDFをダウンロードしていただくか、お気軽にお問い合わせください。

  • ASIC

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NVMe-to-NVMe Bridge

PCIeハードブロックを使用した自動初期化に対応しています!

『NVMe-to-NVMe Bridge』は、NVMe Host IPコアとNVMe Target IPコアを 利用してNVMeプロトコルブリッジを作成するNVMeブリッジのIPコアです。 このアーキテクチャでは、ブリッジにサンドボックス領域を実装している ため、独自のカスタムロジックやファームウェアを実装することが可能。 LBAの再マッピング、データの暗号化、データ圧縮および、エンドポイントの 集約などの用途でお使いいただくことができます。 【仕様】 ■NVM Express 1.4 規格準拠 ■サードパーティー製PCIe Root Complex IPコア対応 ■PCIeハードブロックを使用した自動初期化に対応 ■自動化されたコマンドの送信と完了 ■プロセッサへインタフェースを備えたアプリケーションレイヤー ※詳しくはPDFをダウンロードしていただくか、お気軽にお問い合わせください。

  • ASIC

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AES-XTS Encryption IP Core

AES暗号化キーを128または256ビットから選択可能!暗号化アルゴリズムはFIPS-197に準拠しています

当社で取り扱っている『AES-XTS Encryption IP Core』について ご紹介いたします。 当製品は、ストレージデバイスに完全なディスク暗号化を提供 できるようにするAES-XTS暗号化のIPコア。 128ビットまたは256ビット暗号化レベルのAES-XTSをサポートし、 SATA 6Gbps、SAS 12Gbps、およびPCIe(NVMe)Gen4 x4レーンの データ転送レートに合わせた暗号化が可能です。 【仕様】 ■FIPS-197準拠のAES-XTSアルゴリズム ■AES暗号化キーを128または256ビットから選択可能 ■エンコード/デコードのパイプライン数を設定可能 ■独立した暗号/逆暗号のキーの管理 ■エンコードとデコードの同時サポート ■16バイトのデータユニットサイズの整数倍をサポート ※詳しくはPDFをダウンロードしていただくか、お気軽にお問い合わせください。

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ECC with BCH Algorithm IP Core

エンコード/デコードブロックの構成を変更可能!並列化されたBCH エンコーダ/デコーダー

『ECC with BCH Algorithm IP Core』は、業界標準のBCHクラスのエラー修正 コードを使用し、ノイズの多い・信頼性の低い通信チャネル全体でのデータの 損失・破損を防ぐ、エラー検出/訂正の機能を付加するためのIPコアです。 BCH構成がカバーされていない場合は、幅広いBCHコードをサポートするように カスタマイズすることが可能。 データストレージデバイス(SATA、SAS、FLASH)をはじめ、二次元バーコード、 衛星通信/テレメトリー、電波信号記録、無線通信、ADSL、xDSLなどの高速 モデム、電力線規格等の幅広いアプリケーションに使用できます。 【仕様】 ■並列処理による高帯域、低いレイテンシ ■エンコード/デコードブロックの構成を変更可能 ■ワード長/ブロックサイズの構成を変更可能 ■32、64、128、または256のFIFOデータインターフェイス ■並列化されたBCH エンコーダ/デコーダー ※詳しくはPDFをダウンロードしていただくか、お気軽にお問い合わせください。

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