アルデック・ジャパンの会社概要

FPGA デザインが大規模化かつ複雑化するにつれ、クロックドメインクロッシング(CDC)検証の重要性がますます高まっています。非同期クロック境界の処理が不適切だと、メタスタビリティ、グリッチ、データの整合性の喪失を招き、ハードウェアの予測不能な動作を引き起こす可能性があります。 AMD(Xilinx) Vivado Design SuiteにはCDCのチェック機能が組み込まれていますが、複雑なマルチ非同期のクロックデザインにおいては、その機能が不十分な場合があります。Vivado のCDCレポート機能は、ASYNC_REG属性などのXilinx特有のチェックで有用な情報を提供しますが、ALINT-PROのようなCDC検証専用ツールが持つ詳細な解析能力には及びません。 本ウェビナでは、Vivadoの組み込みCDC検証機能と、ALINT-PROの高度な機能を比較し、さらにVivadoでは見落とす可能性があるCDC問題点を明らかにするとともにALINT-PROがCDC解析とデバッグをどのように強化出来るかを紹介します。

Accelera が提供するOpen Verification Library（OVL）は、設計者が容易にアサーションベース検証を行う方法を提供しています。一般的に使用されている設計言語（VHDL, Verilog, SystemVerilog）デザインをOVLはサポートしており、シミュレーションだけでなくフォーマル検証やエミュレーションでも使用することができます。本ウェビナーではコード例を示しながらOVL について解説します。

従来のVerilog HDLにおける複雑なポート結合は、バグの温床になりやすく、コードの可視性を下げる要因でした。SystemVerilogのInterfaceを導入することで、何百本もの信号線を一つのオブジェクトとしてカプセル化し、設計/検証の生産性を劇的に向上させることができます。 本ウェビナでは、信号線の接続を劇的にシンプルにしコードの可読性と再利用性を高めるInterface機能の基礎から、テストベンチへの応用までを実例を交えて紹介します。モジュール間のスパゲティコードから脱却し、スマートな設計/検証スタイルを身につけましょう！