Windows/Linuxで動作可能なスタティックデザイン解析ツール
『ALINT-PRO』は、コーディングスタイルと命名規則、RTLと合成結果のシミュレーション不一致、スムーズで好適な合成、正しいFSM記述、 設計の後工程での問題、クロックおよびリセットツリーの問題、CDC、RDC、DFT、およびポータビリティと再利用のためのコーディングなどを中心に、VHDL、Verilog、SystemVerilogで記述されたRTLコードを解析する検証ソリューションです。 このソリューションは、RTLとSDC (Synopsys Design Constraints)ソースファイルをベースにスタティック解析を行い、デザインの早期段階で重大なデザインの問題点を見つけ出し、設計時間の大幅短縮に貢献します。 RTLシミュレーションおよび論理合成前にALINT-PROを実行すれば、デザイン上の問題をデザインフローの下流工程に波及する前に防ぎ、デザイン完成までに必要となる手戻りの回数を削減します。 ※詳しくはPDF資料をご覧いただくか、お気軽にお問い合わせ下さい。
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基本情報
【特長】 ■RTLコードを解析する検証ソリューション ■デザイン・フローの早期にバグを検出 ■包括的なルールライブラリ ■デザイン制約をサポート ■スタティック検証によるチェックで問題個所を明確化 【主な機能】 ■クロック・リセット・ネットワークの解析 ■ RTLシミュレーションと合成後シミュレーションのミスマッチを防止 ■コードのポータビリティと再利用性 ■FSM記述の正確性の検証 ■検出されたFSMのグラフィカルな解析と特定されたFSM問題 ■スケマティックビューアー ■業界標準の設計スタイルガイド(STARC/RMM)をサポート ■ALDEC_CDCルールプラグインによる広範なCDCおよびRDCチェック ■RISC-Vに焦点を当てたスタティック検証ルールセット ■高度なCDCおよびRDCデバッグ環境 ■SDCサポート ■IP記述用のデザイン制約拡張 ※詳しくはPDF資料をご覧いただくか、お気軽にお問い合わせ下さい。
価格情報
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納期
~ 1週間
用途／実績例
RTLデザインの品質向上、再利用性向上、RTLシミュレーションと合成後シミュレーションのミスマッチを防止、非同期転送の安全性の向上
カタログ（6）
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この製品に関するニュース（22）
企業情報
アルデック・ジャパン株式会社は、業界をリードするEDAツール・ベンダとして、革新的なデザイン作成、シミュレーション、検証ソリューションおよび多様な開発ボードをリリースし、大規模FPGA/ASIC/SoCや組み込みシステム・デザインの開発に採用されています。 当社の進出している分野は、通信、自動車、教育・研究機関、航空宇宙産業など多方面にわたります。 ご要望の際は、お気軽にお問い合わせください。
