高速RTLシミュレータ『Riviera-PRO』

FPGA テクノロジの進化に伴い、従来のプログラマブルロジック領域に CPU、GPU、高速ペリフェラルなどが加わり、デザイン検証はますます困難になっています。FPGA テストを実機検証だけで行う場合、セーフティクリティカルデザインでは明らかに不十分であり、FPGA チームは高度なデザイン検証方法論と手法を採用して、独自の検証プロセスを開発しています。 本ウェビナシリーズの最後となる今回は、スコアボードやチェッカー、ファンクショナルカバレッジ、アサーションなど高度な検証ソリューションを紹介します。また、Riviera-PRO によるトランザクションベースのデバッグやユニットリンティング機能、リグレッションテストについても紹介します。

FPGA テクノロジの進化に伴い、従来のプログラマブルロジック領域に CPU、GPU、高速ペリフェラルなどが加わり、デザイン検証はますます困難になっています。FPGA テストを実機検証だけで行う場合、セーフティクリティカルデザインでは明らかに不十分であり、FPGA チームは高度なデザイン検証方法論と手法を採用して、独自の検証プロセスを開発しています 本ウェビナでは、高度なシミュレーションベースの検証プロセスの概要やFPGA中心の検証プロセス、さらに検証計画の作成方法、何を、どのように検証するかなどを紹介します

UVMなどのSystemVerilogを使用した検証メソドロジにより、RTL段階での検証効率が向上すると聞いたことはあっても、SystemVerilogで何が出来るのか、どのように使用するのか把握していない設計者も多いのではないでしょうか。 本セミナーでは、SystemVerilogの検証に関する基本的な機能と有用性についてサンプルデザインを用いて紹介いたします。 1．デザイン概要 2．UARTテスト環境 3．アサーション　(SVA & PSL) 4．ファンクショナルカバレッジ 5．ランダムテストベンチ 6．DPI-C

要件ベース検証は、セーフティクリティカルなシステムで使用されるFPGAデザインの一般的な検証プロセスです。要件ベース検証の有効性は、要件の品質と精度に左右されます。アサーションベース検証を用いた制約付きランダム検証などの検証手法は、デザインおよび検証プロセスの早い段階で曖昧な要件や不完全な要件を特定するのに役立ちます。さらにアサーションによってデザインの観測性を高めることができるため、デバッグ時間を大幅に短縮することができます。これにより、新たなバグの探索に費やせる時間が増加し、検証品質の向上につながります。本ウェビナでは、SystemVerilogアサーションを使用して要件の最適化および検証する方法を紹介します。