高速RTLシミュレータ『Riviera-PRO』

SystemVerilog を使用したコンストレントランダム、ファンクショナルカバレッジは多くの設計者によって使用されていますが、これらが使用可能なシミュレータは高価な製品となっています。Python を検証言語として使用するcocotb は、これらを容易に使用する事が可能で、今まで試すことが出来なかった設計者に新しい検証手法へチャレンジする機会を提供します。本ウェビナーでは、cocotb でコンストレントランダム、ファンクショナルカバレッジを使用するための2つのアプローチをご紹介いたします。

通常、ハードウェア設計者は仕事が非常に忙しく、新しいメソドロジを試してみる時間がほとんどありません。残念なことに、UVM(Universal Verification Methodology)の公式ドキュメントは検証エンジニアによって検証エンジニア向けに記載されており、高レベルの機能に特化され、UVMテストベンチをデザインに接続するなどの下位レベルの詳細は無視されています。本ウェビナーでは、簡単なデザインを使用して仮想インタフェースから、SequencerやDriver等のUVM主要コンポーネントを説明します。

cocotbは、Pythonを使用してVHDLおよびSystemVerilog/Verilogのデザインを検証するためのコ・ルーチンベースのコ・シミュレーションテストベンチ環境です。これはオープンソース環境であり、Githubでホストされています。UVMと同じ再利用と機能検証の概念を使用しますが、Pythonで実装されています。本ウェビナーでは、cocotbを概説します。

昨今の大規模ASIC/SoC、およびFPGAでは、従来のRTLモデリング技術だけでは設計/検証が難しくなっていることは以前から明らかになっています。そのためトランザクションレベルモデリング（TLM）の概念が広く採用され、UVMなどの検証手法ではこれが必須となっております。 本ウェビナでは、用語説明、簡単なサンプルデザインを使用した実装例などを用いてTLMをご紹介いたします