高速RTLシミュレータ『Riviera-PRO』

UVMなどのSystemVerilogを使用した検証メソドロジにより、RTL段階での検証効率が向上すると聞いたことはあっても、SystemVerilogで何が出来るのか、どのように使用するのか把握していない設計者も多いのではないでしょうか。 本セミナーでは、SystemVerilogの検証に関する基本的な機能と有用性についてサンプルデザインを用いて紹介いたします。 1．デザイン概要 2．UARTテスト環境 3．アサーション　(SVA & PSL) 4．ファンクショナルカバレッジ 5．ランダムテストベンチ 6．DPI-C

要件ベース検証は、セーフティクリティカルなシステムで使用されるFPGAデザインの一般的な検証プロセスです。要件ベース検証の有効性は、要件の品質と精度に左右されます。アサーションベース検証を用いた制約付きランダム検証などの検証手法は、デザインおよび検証プロセスの早い段階で曖昧な要件や不完全な要件を特定するのに役立ちます。さらにアサーションによってデザインの観測性を高めることができるため、デバッグ時間を大幅に短縮することができます。これにより、新たなバグの探索に費やせる時間が増加し、検証品質の向上につながります。本ウェビナでは、SystemVerilogアサーションを使用して要件の最適化および検証する方法を紹介します。

SystemVerilog を使用したコンストレントランダム、ファンクショナルカバレッジは多くの設計者によって使用されていますが、これらが使用可能なシミュレータは高価な製品となっています。Python を検証言語として使用するcocotb は、これらを容易に使用する事が可能で、今まで試すことが出来なかった設計者に新しい検証手法へチャレンジする機会を提供します。本ウェビナーでは、cocotb でコンストレントランダム、ファンクショナルカバレッジを使用するための2つのアプローチをご紹介いたします。

通常、ハードウェア設計者は仕事が非常に忙しく、新しいメソドロジを試してみる時間がほとんどありません。残念なことに、UVM(Universal Verification Methodology)の公式ドキュメントは検証エンジニアによって検証エンジニア向けに記載されており、高レベルの機能に特化され、UVMテストベンチをデザインに接続するなどの下位レベルの詳細は無視されています。本ウェビナーでは、簡単なデザインを使用して仮想インタフェースから、SequencerやDriver等のUVM主要コンポーネントを説明します。