Last Updated： Aggregation Period:2026年01月07日～2026年02月03日
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CPUレスの純ハードロジックで100G TCP/IP通信機能を実現!
【100GbE TCPオフローディングエンジンIPコア (TOE100G-IP) 】は、従来高価なハイエンドCPUを必要とされた複雑なTCP送受信処理を、CPUレスの純ハードロジックのみで実装可能とした画期的なソリューションです。 Xilinx/Intel社のFPGAに対応したリファレンスデザインをコア製品に標準添付しており、製品開発の短縮に役立てることができます。
CPUレスの純ハードロジックで10倍速10GbE TCP/IP通信機能を実現!
【10GbE TCPオフローディングエンジンIPコア (TOE10G-IP) 】は、従来高価なハイエンドCPUを必要とされた複雑なTCP送受信処理を、CPUレスの純ハードロジックのみで実装可能とした画期的なソリューションです。 Xilinx/Intel社のFPGAに対応したリファレンスデザインをコア製品に標準添付しており、製品開発の短縮に役立てることができます。
CPUレスの純ハードロジックで40倍速10GbE TCP/IP通信機能を実現!
【40GbE TCPオフローディングエンジンIPコア (TOE40G-IP) 】は、従来高価なハイエンドCPUを必要とされた複雑なTCP送受信処理を、CPUレスの純ハードロジックのみで実装可能とした画期的なソリューションです。 Xilinx/Intel社のFPGAに対応したリファレンスデザインをコア製品に標準添付しており、製品開発の短縮に役立てることができます。
PCIe Gen4 SSDに対応、外部メモリ不要、2ch RAID0,ランダム・アクセス対応
【NVMe IPコア】は、SATA SSDに代わる次世代ストレージPCIe SSDを、CPUおよび外部メモリなしでFPGAとインターフェースするIPコアです。Xilinx/Intel各種 FPGA評価ボード上で動作するリファレンス・デザインが標準添付されており、このリファレンス・デザインをベースとして開発をスタートできるため、短期間での製品開発が可能となります。 本NVMe-IPコアは、NVMe PCIeSSDのパフォーマンスを最大限に引き出し、3300MB/s超の高速転送が実現可能です(KCU105, Samsung製970Proでの評価)。Xilinx/Intel 各種FPGAボード用時間限定版bit/sofファイルを準備しており、購入前にパフォーマンスを実機で評価することができます。
CPUレスの純ハードロジックで25G TCP/IP通信機能を実現!
【25GbE TCPオフローディングエンジンIPコア (TOE25G-IP) 】は、従来高価なハイエンドCPUを必要とされた複雑なTCP送受信処理を、CPUレスの純ハードロジックのみで実装可能とした画期的なソリューションです。 Xilinx/Intel社のFPGAに対応したリファレンスデザインをコア製品に標準添付しており、製品開発の短縮に役立てることができます。 シングルチャネルで従来の10Gから2.5倍となる、25Gのパフォーマンスと帯域を提供します。これにより、消費電力とギガビットあたりのコストを大幅に削減します。
スプライト描画IPコア(verilog)
キャラクタ画像（スプライト)を背景画像に重ね合わせる処理を行います。画像サイズは最大1024x1024 0.35度刻みの任意角度回転処理 回転時はbi-linear補間画像を作成 ミラー反転 アルファブレンディング 最大重ね合わせ枚数は16枚
CPUレスの純ハードロジックで10Gbps UDP通信機能を実現!
【UDP10G IPコア】は、UDP送受信処理を、CPUレスの純ハードロジックのみで実装可能とした画期的なソリューションです。高速同時送受信にも対応します。ブロードキャストや低レイテンシを要求するネットワークアプリケーション製品開発の短縮に役立てることができます。 また、Xilinx/Intel社製FPGA評価ボード用デモファイルを準備しておりますので、購入前に本コアを実機で評価・お試し頂けます。
64-bit CPUアーキテクチャ！4GBを大幅に超えるアドレス空間にアクセス可能です
『AndesCore AX25』は、RISC-Vテクノロジーを組み込んだAndeStar V5アーキテクチャに基づくコンパクトな64bitCPU IPコアです。 4GBを超えるアドレス空間にアクセスする必要がある高性能組み込み アプリケーション向けに最適化。 効率的な分岐命令実行のための分岐予測、命令およびデータキャッシュ、 低遅延アクセスのためのローカルメモリ、L1メモリソフトエラー保護の ためのECCなどのオプションが選択可能です。 【仕様(一部)】 ■RISC-Vテクノロジーを採用したAndeStar V5 Instruction Set Architecture(ISA) ■デジタル信号処理に好適なDSP/SIMD ISA ■浮動小数点拡張 ■ハイパフォーマンス、高い機能性を実現可能なAndes拡張機能 ※詳しくは関連リンクをご覧いただくか、お気軽にお問い合わせください。
日本初！「Ether CATマスターIP」ソフトウェア負荷を大幅に低減する、高性能SoC FPGA用IPが誕生
[ EtherCAT MASTER通信のCPU負荷、ジッタの悩みを解決 ] より多くのユーザ様に柔軟にご使用いただけるよう、SoC FPGA用ＩＰ にしました。FPGA ハードウェアによる通信エンジンは、高速な通信間隔、安定した通信周期を実現し、ソフトウェア負荷を低減します。 ＜特長＞ ● パケット自動生成機能 ● プロセス通信（定周期通信）機能：62.5μs〜 ●自動再送機能
IEEE1588-2008 PTP 時刻同期ソリューションをIPコアで提供。 イーサネット(LAN)上の機器をナノ秒単位で同期
Oregano Systems社ではIEEE1588-2008 Precision time Protocol準拠のタイミング同期ソリューションをIP COREで提供します。 外部CPUへのシリアル接続用syn1588 Clock_S、パラレル接続用syn1588 Clock_M等、ネットリスト又はソースコードで提供します。 Ethernet上でns単位の同期が可能となります。 2016年夏から802.1ASをサポートします。
JPEG伸長Pコア(verilog)
JPEGデコード Verilog-HDL IPコア YUV形式：4:2:0 4:2:2 4:4:4 処理マーカー:SOI,APP,DQT,DHT,SOF0,SOS, EOI 上記以外は無視されます 出力形式：RGB 8:8:8 ハフマン符号：ヘッダ情報より生成 量子化テーブル：ヘッダ情報より生成
ASIL C/SIL 2に準拠。2つの10-bit、100ksps、A/D コンバータ
『AVR SD ファミリ』のMCUは、厳格な安全性保証が求められるアプリケーション をサポートするために設計された機能安全機構を内蔵しています。 熱暴走の検出やセンサデータ(ロータリー位置等)の監視等の重要な機能の メインプロセッサとして、最小限の消費電力で利用可能。 また、ASIL DおよびSIL 3までのより高い安全度レベルをターゲットとする アプリケーションのセーフティクリティカルな機能をミラーリングまたは オフロードするための、複雑なシステムにおけるコプロセッサとしても 優れた候補です。 【特長】 ■動作電圧範囲：2.7V～5.5V ■最大20MHzで動作するデュアルコアロックステップ AVR CPU ■ASIL C(ISO 26262)およびSIL 2(IEC 61508)安全規格に準拠 ■フラッシュ、SRAM、EEPROM上のエラー訂正コード(ECC) ■2つの10-bit、100ksps、A/D コンバータ ※詳しくはPDF(英語版)をダウンロードしていただくか、お気軽にお問い合わせください。
安定したRTK-GNSS測量が可能！屋外設置可能なIP45に準拠の防塵、防雨構造
『TFT405DA型/TFR400DB型』は、実効通信速度9600bpsを 実現するデジタル簡易無線送信機です。 π/4シフトQPSK変調方式を採用。デジタル簡易無線機の中で、 最速クラスの通信速度を誇るデータ伝送専用。 GPS搭載測量器用、テレメータ用、長距離データ伝送用で、インターフェースは RS232Cレベルで入出力されており、外部付加装置との接続が容易です。 【特長】 ■独自開発アルゴリズムにより、汎用1チップCPU構成で低消費電力を実現 ■簡易無線局開設の免許申請が必要（無線従事者資格は不要） ■RTK-GPS測量器用、テレメーター用、長距離データー伝送用 ■接続部にはワンタッチ式金属コネクタを採用 ■そのまま屋外に設置可能なIP45に準拠の防塵、防雨構造 ※詳しくはPDF資料をご覧いただくか、お気軽にお問い合わせ下さい。
NASA(アメリカ航空宇宙局)で証明された、高性能、高信頼のIPコア
シリアルATA(SATA)IPコアは、Serial ATA Revision 3.0に準拠しており、, Xilinx製UltraScale, 7シリーズ, Intel 10シリーズ等のFPGAデバイスでで動作するデザインとなっています。 本IPコアはリンク層のみの提供ですが、リファレンスデザインとしてトランスポート層および物理層デザインが用意されており、PHYチップなしでSATA3ハードディスクとの接続が可能です。 本SATA-IPコアは、SSDのパフォーマンスを最大限に引き出し、1ch当たり500MB/s超の高速転送が実現可能です。各種FPGAボード用時間限定版評価デモファイルを準備しており、購入前にパフォーマンスを実機で評価することができます。 またコア製品にはXilinx/Intel各種 FPGA評価ボード上で動作するリファレンス・デザインが標準添付されており、このリファレンス・デザインをベースとして開発をスタートできるため、短期間での製品開発が可能です。
UL AWM認証、PUR製でダイナミックな可動に好適！シールド付で電磁干渉から保護します
『OLFLEX CHAIN 90 CP』は、高柔軟性、シールド付きの 線心電源ケーブルです。 大幅な高速化と加速を可能とし、機械の経済効率性が向上。 銅シールドはEMC要件に準拠しており、ケーブルを 電磁干渉から保護します。 【特長】 ■可燃性 ■優れた耐候性、耐UV性および耐油性 ■低温でも柔軟性を発揮 ■低キャパシタンス設計 ■EMC適合 ※詳しくはPDF資料をご覧いただくか、お気軽にお問い合わせ下さい。
e7PCIe IPコアは、単純なハンドシェイクプロトコルで、PCI Expressによる通信を実現するソフトマクロです。
FPGAとCPU間のデータアクセスを簡単に！ ・FPGAからマザーボード上の大容量メモリを自在に活用 ・CPUからFPGA側へのアクセス機能にも対応 ・FPGA上のプロセッサやソフトウエアの開発は不要
CPUレスの純ハードロジックでTCP/IP通信機能が実装できます！
【TCPオフローディングエンジンIPコア (TOE1G-IP) 】は、従来高価なハイエンドCPUを必要とされた複雑なTCP送受信処理を、CPUレスの純ハードロジックのみで実装可能とした画期的なソリューションです。 Xilinx/Altera社のFPGAに対応したリファレンスデザインをコア製品に標準添付しており、製品開発の短縮に役立てることができます。
メモリ改ざんに対するセキュアなMPU！サイドチャネル攻撃に対するシールドを備えています
『AndesCore S8』は、N8コアのコンピューティングエンジンに基づいた 新しいCPUコアアーキテクチャの上、ハッキングからのセキュリティに 対処する機能が追加されたIPコアです。 中央にあるセキュアメモリ保護ユニット(MPU：Memory Protecton Unit)は、 複数のセキュリティレベルに従って実行とアクセスを厳密に保護。 また、CPUとメモリ間のインターフェイスを標的とするハッキングに対する 防御する機能と、CPUの電力使用シグネチャを監視することにより、 プログラムのハッキングを防ぐ機能があります。 【仕様】 ■メモリ改ざんに対するセキュアなMPU ■サイドチャネル攻撃に対するシールド ■マルチパーティソフトウェア開発用のセキュアデバッグ ■柔軟な設定とランタイム制御 ※詳しくは関連リンクをご覧いただくか、お気軽にお問い合わせください。
SoC設計フローの各段階でパッケージを簡単に検証できます！
『DQ8051CPU』は、高速(オンチップ)、および、低速(オフチップ)の メモリで動作するように設計されたシングルチップ8ビット組み込み マイクロコントローラのIPコアです。 8051 8ビットマイクロコントローラと100％バイナリ互換で、 性能対消費電力比を特に考慮して設計されており、 高度な電源管理ユニット(PMU)を備えています。 また、DoCD-JTAGオンチップデバッガを内蔵しており、 Keil μVision開発プラットフォームおよび、スタンドアロンの DoCDデバッグソフトウェアをサポートしています。 【仕様(一部)】 ■8051と100％の互換性 ■クワッドパイプラインアーキテクチャにより、同じ周波数で元の80C51よりも 28.40倍高速に実行可能 ■100MHzで最大26.721 VAX MIPS ■24倍速い乗算 ■12倍速い除算 ※詳しくはPDF(英語版)をダウンロードしていただくか、お気軽にお問い合わせください。
64-bit CPUアーキテクチャ！4GBを大幅に超えるアドレス空間にアクセス可能です
『AndesCore AX25MP』は、AndeStar V5アーキテクチャに基づいている 64bitマルチコアCPU IPコアです。 LinuxベースのアプリケーションのためのMMU、効率的な分岐命令実行のための 分岐予測、level-1命令およびデータキャッシュ、低遅延アクセスのための ローカルメモリが特長。 また、最大4つのコアと、命令およびデータのプリフェッチを備えたlevel-2 キャッシュコントローラーをサポートします。 【仕様(一部)】 ■最大4コアの対称型マルチプロセッサ ■level-2キャッシュとキャッシュコヒーレンスをサポート ■AndeStar V5 Instruction Set Architecture (ISA) RISC-V ISA IMACFDNに準拠し、Andesパフォーマンス/機能拡張を含む ■浮動小数点拡張 ※詳しくは関連リンクをご覧いただくか、お気軽にお問い合わせください。
設計者は、CPUのサイズ、消費電力、およびパフォーマンスを調整する特定のパラメーターを設定できます！
『AndesCore N9』は、ワイヤレスネットワーキングとセンサー、 マイクロコントローラー、自動車用電子機器など、割り込み応答機能 を必要とするアプリケーションを対象としているIPコアです。 低消費電力のN9ファミリープロセッサは、ゲート数が少なく、 割り込みレイテンシが低く、デバッグが低コスト。 プロセッサフファミリーは、低ダイナミックおよびスタティック 電力制約の課題に対応しながら、優れたパフォーマンスと優れた 割り込み処理応答を提供します。 【仕様】 ■コンパクトなCPUアーキテクチャをベースとした高性能なV3 ISA ■優れた総合性能 ■ローカルメモリアクセス用に最適化された効率的なパイプライン ■AXIバスサポートを含む高い設定可能性 ※詳しくは関連リンクをご覧いただくか、お気軽にお問い合わせください。
最大4コアの対称型マルチプロセッサ！level-2キャッシュとキャッシュコヒーレンスをサポート
『AndesCore A25MP』は、AndeStar V5アーキテクチャに基づいている 32bitマルチコアCPU IPコアです。 LinuxベースのアプリケーションのためのMMU、効率的な分岐命令実行のための 分岐予測、level-1命令およびデータキャッシュ、低遅延アクセスのための ローカルメモリが特長。 また、最大4つのコアと、命令およびデータのプリフェッチを備えたlevel-2 キャッシュコントローラーをサポートします。 【仕様(一部)】 ■最大4コアの対称型マルチプロセッサ ■level-2キャッシュとキャッシュコヒーレンスをサポート ■AndeStar V5 Instruction Set Architecture (ISA) RISC-V ISA IMACFDNに準拠し、Andesパフォーマンス/機能拡張を含む ■浮動小数点拡張 ※詳しくは関連リンクをご覧いただくか、お気軽にお問い合わせください。
16ビットボー・ジェネレータ内蔵！タイミングリファレンスクロック入力を1か(2^16-1)の間の除数で分周することが可能
『D16750』は、TL16C750と機能的に同じユニバーサルアシンクロナスレシーバ/ トランスミッタ(UART)のソフトコアです。 UARTとFIFOの2つのモードでシリアル伝送が可能。FIFOモードでは、 トランスミッタとレシーバはそれぞれ64(最大512)バイトのFIFOで バッファされ、CPUに通知する割り込み数を減らします。 UARTモードでは、CPUとシリアルデータ間の正確な同期の必要性を 排除するために、レシーバとトランスミッタがダブルバッファされています。 【仕様(一部)】 ■16450、16550、および16750 UARTと互換性のあるソフトウェア ■コンフィギュレーション機能 ■構成可能なBAUDクロックラインを分離 ■多数決ロジック ■RS232およびRS485をサポート ※詳しくはPDF(英語版)をダウンロードしていただくか、お気軽にお問い合わせください。
コアサイズとパフォーマンス要件の間でトレードオフ可能な設定があります！
『AndesCore N22』は、低い消費電力と小さい回路規模が必要な組み込み アプリケーション向けのAndeStar V5アーキテクチャに基づく32bit、 2段パイプラインCPU IPコアです。 RISC-Vテクノロジーに準拠しており、単純な動的分岐予測、命令キャッシュ、 ローカルメモリなど、いくつかの効率的なパフォーマンス機能を保有。 また、開発サポート用のJTAGデバッグインターフェイスのような豊富な オプション機能を備えています 【仕様(一部)】 ■RISC-Vテクノロジーを採用したAndeStar V5/V5e Instruction Set Architecture(ISA) ■RV32IMAC/EMACをサポート ■ハイパフォーマンス、高い機能性を実現可能なAndes拡張機能 ■32-bit、2段パイプラインCPUアーキテクチャ ■コード密度の高い16/32-bit混在のインストラクションフォーマット ※詳しくは関連リンクをご覧いただくか、お気軽にお問い合わせください。
e7TCPIP-serverIPコアは、イーサネットMAC層、IP層、TCP層をFPGA上のロジックで処理するソフトマクロです。
TCP のコネクション状態制御、再送制御、およびバッファフローコントロールなどを、ロジックのみで実現します。インターネット標準に準拠した実装を行っていますので、 FPGA と Linux や Windows などの標準的なシステムとの広帯域通信が可能です。
CPUとシリアルデータ間の正確な同期の必要性を排除するために、レシーバとトランスミッタがダブルバッファされています
『DUART』は、ユニバーサルアシンクロナスレシーバ/トランスミッタ(UART)の ソフトコアです。 UARTモードでのシリアル伝送が可能で、市場で入手可能な非常にシンプルかつ 小規模なUART IPコア。 また、プログラマブルな16ビットボー・ジェネレータが内蔵されており、 タイミングリファレンスクロック入力を1から(2^16-1)の間の除数で 分周することが可能です。 【仕様(一部)】 ■多数決ロジック ■シリアルデータに標準の非同期通信ビット(スタート、ストップ、パリティ)の 追加または削除 ■UARTモードをサポート ■独立して制御された送信、受信、ラインステータス、データセット割り込み ※詳しくはPDF(英語版)をダウンロードしていただくか、お気軽にお問い合わせください。
8段のパイプラインと1GHzを超えるクロック周波数により、コアは2.05DMIPS/MHzという優れたパフォーマンスを提供！
『AndesCore N13』は、オペレーティングシステム上またはベアメタルとして 実行される計算集約型アプリケーション向けに設計された高性能CPUコアです。 HDTV、ホームメディアサーバー、セットトップボックスなどの家電向け SoCのアプリケーションプロセッサ、およびこれらのデバイスにコンテンツを 配信するスイッチとルーターのSoCの厳しい要件を満たすように設計。 メモリ管理ユニット、L1/L2キャッシュ、ローカルメモリ、DMA、FPU、 ベクトル割り込み、分岐予測を備え、Linuxなどの複雑な オペレーティングシステムを簡単に実行できます。 【仕様】 ■1GHz以上でベストパフォーマンスを得るために最適化されたパイプライン ■動的な分岐予測によりループの実行が加速 ■並列アクセス用のULM(Unified Local Memory) ■高帯域幅と低レイテンシを実現する64bitAXIバス ■LinuxおよびRTOS用のMMUとMPU ■FPUコープロセッサーとL2キャッシュをサポート ※詳しくは関連リンクをご覧いただくか、お気軽にお問い合わせください。
低消費電力および電力管理用のモードやデバッグインターフェイスも含まれています！
『AndesCore A25』は、RISC-Vテクノロジーを組み込んだAndeStar V5 アーキテクチャに基づく32bitCPU IPコアです。 少ないゲートカウントで、MHzあたりの高いパフォーマンスと高周波での 動作を実現。 さらに、パフォーマンス向上とパフォーマンス/パワーの最適化に つながる独自命令を追加するためのAndes Custom Extension(ACE)も オプションとして提供しています。 【仕様(一部)】 ■RISC-Vテクノロジーを採用したAndeStar V5 Instruction Set Architecture(ISA) ■デジタル信号処理に好適なDSP/SIMD ISA ■浮動小数点拡張 ■ハイパフォーマンス、高い機能性を実現可能なAndes拡張機能 ※詳しくは関連リンクをご覧いただくか、お気軽にお問い合わせください。
コード密度の高い16/32-bit混在のインストラクションフォーマット！
『AndesCore N25F』は、RISC-Vテクノロジーを組み込んだAndeStar V5アーキテクチャに基づく32bitCPU IPコアです。 少ないゲートカウントで、MHzあたりの高いパフォーマンスと高周波での 動作を実現し、単精度/倍精度の浮動小数点命令をサポート。 また、パフォーマンス向上とパフォーマンス/パワーの最適化につながる 独自命令を追加するためのAndes Custom Extension(ACE)もオプション として提供しています。 【仕様(一部)】 ■RISC-Vテクノロジーを採用したAndeStar V5 Instruction Set Architecture(ISA) ■浮動小数点拡張 ■ハイパフォーマンス、高い機能性を実現可能なAndes拡張機能 ■カスタマイズと独自命令のために、別ライセンスが可能な Andes Custom Extension(ACE) ※詳しくは関連リンクをご覧いただくか、お気軽にお問い合わせください。
幅広いシステムイベントシナリオをサポートするための柔軟に設定可能なプラットフォーム！
『AndesCore D25F』は、RISC-Vテクノロジーを組み込んだAndeStar V5アーキテクチャに基づく32bitCPU IPコアです。 Linuxベースのアプリケーションのために、Andes Technology社が開発に 大きく寄与したRISC-V P-extension(ドラフト)DSP/SIMD ISAをサポートし、 単精度/倍精度の浮動小数点命令及びMMUもサポート。 また、効率的な分岐命令実行のための分岐予測、命令およびデータキャッシュ、 低遅延アクセスのためのローカルメモリ、L1メモリソフトエラー保護のための ECCなどのオプションが選択可能です。 【仕様(一部)】 ■RISC-Vテクノロジーを採用したAndeStar V5 Instruction Set Architecture(ISA) ■デジタル信号処理に好適なDSP/SIMD ISA ■浮動小数点拡張 ■ハイパフォーマンス、高い機能性を実現可能なAndes拡張機能 ※詳しくは関連リンクをご覧いただくか、お気軽にお問い合わせください。
