大規模FPGAにおけるデザイン品質の確保
最新のFPGA技術の進歩と大規模FPGAデバイスのリリースにより、デザインチームは高品質のHDLコードを作成する際に今まで以上に多くの課題に直面しています。機能検証と実装段階で時間を節約するためには、デザインプロセスの初期段階から設計の品質を確保することがますます重要になります。ASICの設計フローでは、Lintツール（デザインルールチェッカーと呼ばれることもあります）は、設計ライフサイクルの初期段階で設計品質を保証し、プロジェクトライフサイクル全体にわたってこの品質を維持します。
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基本情報
【掲載内容（抜粋）】 ■はじめに ■デザインルールチェックタイプ ■RTLコーディングチェック ・タイピングチェック ・ラッチの挿入 ・コンビネーションループ ・プライオリティエンコードされたマルチプレクサ ・シミュレーションと論理合成でのミスマッチ ・実装に依存しないコーディング ・階層的コーディングチェック ■大規模デザインでのクロックとリセット クロック リセット ■クロックドメインクロッシング（CDC）検証 ■FPGA固有のチェック ■FPGAデザインフローにおけるリントツール ・ブロックレベルRTLコーディング ・トップレベルデザインインテグレーション ・論理合成後（ゲートレベル）のチェック ■まとめ
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企業情報
アルデック・ジャパン株式会社は、業界をリードするEDAツール・ベンダとして、革新的なデザイン作成、シミュレーション、検証ソリューションおよび多様な開発ボードをリリースし、大規模FPGA/ASIC/SoCや組み込みシステム・デザインの開発に採用されています。 当社の進出している分野は、通信、自動車、教育・研究機関、航空宇宙産業など多方面にわたります。 ご要望の際は、お気軽にお問い合わせください。
