Per-Pinアーキテクチャ採用で従来のシリアルテスタと比較して50％以上高いスループットを実現！
『PPT8200』は、テスト効率を最適化するために設計された 「Per-Pin」アーキテクチャを採用した高性能パラレル・ パラメトリック・テストシステムです。 各ピンにSMUとPGUを搭載し、従来のシリアルテスタと比較して 50％以上高いスループットを実現。先進のソフトウェア環境により、 テストプログラムの開発を簡素化します。 量産立ち上げを加速させ、アレイテストにも対応し、高い信頼性と コスト効率を両立したソリューションを提供します。 【主要仕様(一部)】 ■アーキテクチャ：Per-Pin アーキテクチャ ■ピン数：48ピン ■構成：Per-Pin SMU、Per-Pin PGU ■電圧範囲：±200V ■電流範囲：±1A ■スループット：シリアルテスタ比 ＞50％向上 ※詳しくはPDFをダウンロードしていただくか、お気軽にお問い合わせください。
この製品へのお問い合わせ
基本情報
【その他の主要仕様】 ■電圧分解能：100 nV ■電流分解能：1 fA ■設置面積：8.5 m2 ※詳しくはPDFをダウンロードしていただくか、お気軽にお問い合わせください。
価格帯
納期
用途／実績例
※詳しくはPDFをダウンロードしていただくか、お気軽にお問い合わせください。
カタログ（1）
カタログをまとめてダウンロード
企業情報
当社は高速光/電気計測技術およびwafer/チップレベルのハンドリング技術で CPOやchipletといった先端半導体に適切なテストソリューションを提供する サプライヤーです。 高速信号処理技術、アドバンスハンドリング技術および高精度アナログ信号 処理技術、三つの中核技術を軸に、研究開発や量産工程まで一貫して対応可能な テストソリューションを展開。 私たちはお客様の未来をともに創るテクノロジーパートナーとして、常に一歩先の 価値を提供しております。
