・ターゲット・デバイスでアット・スピード・テスティング ・テストベンチをテスト・ベクタとして再利用 ・テストによる検証カバレッジを向上 ・FPGAのI/Oをすべて可視化・制御可 ・デバイス・テスティングのためのFPGAハードウェア・ボードへの容易なアクセス ・Intel(Altera), Lattice, MircrosemiおよびXilinxのFPGAデバイスに対応 ・FPGAの高速シリアルI/Oをサポート（ARINC 818, PCIe, DDR3およびLVDS） ・FPGAレベルの要件をすべて検証できる単一環境 ・自動のイン・ハードウェア・テスティング ・波形ビューワでハードウェア・テストの結果を可視化 ・サードパーティのRTLシミュレータ、合成ツール、配置配線ツールと統合

【特長】 ■RTLコードを解析する検証ソリューション ■デザイン・フローの早期にバグを検出 ■包括的なルールライブラリ ■デザイン制約をサポート ■スタティック検証によるチェックで問題個所を明確化 【主な機能】 ■クロック・リセット・ネットワークの解析 ■ RTLシミュレーションと合成後シミュレーションのミスマッチを防止 ■コードのポータビリティと再利用性 ■FSM記述の正確性の検証 ■検出されたFSMのグラフィカルな解析と特定されたFSM問題 ■スケマティックビューアー ■業界標準の設計スタイルガイド(STARC/RMM)をサポート ■ALDEC_CDCルールプラグインによる広範なCDCおよびRDCチェック ■RISC-Vに焦点を当てたスタティック検証ルールセット ■高度なCDCおよびRDCデバッグ環境 ■SDCサポート ■IP記述用のデザイン制約拡張 ※詳しくはPDF資料をご覧いただくか、お気軽にお問い合わせ下さい。

【主な機能と利点】 ◆プロジェクト管理 ・チームベースの統一されたデザイン環境 ・設定可能なFPGA/EDAフロー・マネージャは120種類以上のベンダツールとインタフェースが可能 ◆グラフィカル/テキスト・デザインエントリ ・テキスト、スケマティックおよびステートマシンを活用してデザインを素早く作成 ◆シミュレーションとデバッギング ・共通カーネルの強力なVHDL/Verilog/SystemVerilog(Design)/SystemC対応混合言語シミュレータ ・GUIで操作可能なデバッグとコード高品質化ツールでコードの品質と信頼性を確保 ・コードカバレッジ解析ツールで測定基準に基づく検証を実施、デザインの実行されない部分を特定 ・HDLシミュレーションとDSPブロック用の高抽象度数学モデル環境のギャップはMATLAB/Simulinkインタフェースで埋めます ◆HTML/PDFドキュメンテーション ・HDL-スケマティックコンバータでデザインの核心部分を抜き出し分かりやすいグラフィックで表現 ・デザインドキュメントをHTMLやPDFで自動生成

広範な言語サポート ・SystemVerilog/Verilog/VHDL/SystemC/EDIF ・アサーション（SVA、PSL、OVA、OVL） ・OVM/UVM/OS-VVMライブラリ ・Matlab/Simulinkインタフェース ・Keysight SystemVueインタフェース 高速シミュレーション ・シングルカーネル・アーキテクチャ ・シミュレーション最適化エンジンを搭載 ・マルチコアCPUによる加速 ・ハードウェア・アシスト・シミュレーション デバッグ、解析機能 ・波形表示／比較／ソースリンク ・コード／ファンクション・カバレッジ ・Xトレース、アドバンストデータフロー ・クラス階層の可視化機能 ・UVMグラフィカルデバッグツール等 ・QEMU コ・シミュレーション Windows、Linux OS の両方で32/64bit をサポート