無償ウェビナー:SystemVerilogの検証では何が出来る?

UVMなどのSystemVerilogを使用した検証メソドロジにより、RTL段階での検証効率が向上すると聞いたことはあっても、SystemVerilogで何が出来るのか、どのように使用するのか把握していない設計者も多いのではないでしょうか。
本セミナーでは、SystemVerilogの検証に関する基本的な機能と有用性についてサンプルデザインを用いて紹介いたします。
1.デザイン概要
2.UARTテスト環境
3.アサーション (SVA & PSL)
4.ファンクショナルカバレッジ
5.ランダムテストベンチ
6.DPI-C

開催日時 | 2025年08月20日(水) 15:00 ~ 16:30 |
---|---|
参加費 | 無料 |
このニュースへのお問い合わせ
Webからお問い合わせこのニュースの詳細・お申し込み
詳細・お申し込み